サファイア基板上での高い均一性と安定性を備えた Al/AlOx/Al 接合の作製

Scientific Reports volume 13、記事番号: 11874 (2023) この記事を引用

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1 オルトメトリック

メトリクスの詳細

サファイア上のタンタルとアルミニウムは、長いコヒーレント時間の量子ビットのプラットフォームとして広く使用されています。量子チップがスケールアップするにつれて、サファイア上のジョセフソン接合の数が増加します。したがって、接合の均一性と安定性の両方が、スケーラブルな超伝導量子コンピュータ回路や量子制限増幅器などの量子デバイスにとって重要です。製造プロセス、特に電子ビームリソグラフィプロセス中の導電層を最適化することにより、サファイア基板上に0.0169～0.04μm2の範囲のサイズのAl/AlOx/Al接合を作製した。室温抵抗 (RN) の相対標準偏差 – \({\upsigma }_{{R_{{\text{N}}} }} /\left\langle {R_{{\text{N}}} }これらの接合の \right\rangle\) は、15 mm × 15 mm チップでは 1.7% よりも優れており、2 インチウェーハでは 2.66% よりも優れており、これはサファイア基板上で最も高い均一性であると報告されています。接合部は堅牢で、温度が変化しても抵抗が安定しています。温度が 4 K まで低下すると抵抗は RN に対して 9.73% の比率で増加し、温度が室温まで上昇すると逆のプロセスで初期値に戻ります。窒素キャビネット内で 100 日間保管した後、接合部の抵抗は平均 1.16% 変化しました。大面積での均一で安定したジョセフソン接合の実証により、サファイア基板上に数百量子ビットの超伝導チップを製造する道が開かれる。

第 2 の量子革命が展開する中、さまざまな超伝導量子デバイスの広範な応用を活用することが非常に急務となっています。ジョセフソン接合は、数ナノメートルの薄い絶縁体で分離された 2 つの超伝導体で構成されるデバイスです1。トンネル接合は、低損失で強い非線形性という特性を持ち、超伝導量子ビット、単一マイクロ波光子検出器、量子限界増幅器などの量子デバイスにおいて重要な役割を果たしています2、3、4、5、6。量子ビットの周波数とRN7の間には直接的な関係があるため、マルチ量子ビットチップの場合、ジョセフソン接合のRNの変動により量子ビット間の周波数衝突が生じる可能性があります。さらに、臨界電流の不均一性により、ジョセフソン進行波パラメトリック増幅器で望ましくない反射が発生し、デバイスの性能が低下する可能性があります6。一般的な設備を使用して、高い均一性と安定性を備えたジョセフソン接合をウェーハスケールで作製することは非常に重要です。

特にサファイア上に、ウェーハスケールで均一性の高いジョセフソン接合を製造することは困難です。研究者らは、高抵抗シリコン基板上の Al/AlOx/Al 接合の均一性を改善するために多大な努力を払ってきました。製造プロセスを最適化することにより、49 cm2 チップ上の 0.042 µm2 Al/AlOx/Al 接合の抵抗変化は 3.5% になることが報告されています8。 40 個の 0.5 × 0.5 cm2 チップを含むウェーハ上の Al/AlOx/Al 接合の抵抗変化は 3.7% です9。 20 × 20 mm2 チップ上の Al/AlOx/Al 接合の臨界電流変動は 3.9% です10。抵抗をさらに調整するために、レーザーアニーリングが開発されました7,11。シリコンで使用されている方法は、サファイアでは機能しない可能性があります。サファイアは、マイクロ波損失が非常に低く、タンタルのような低損失材料の成長と互換性があるため、超伝導量子回路に一般的に使用される基板です。超伝導量子ビットの最長のコヒーレンス時間はサファイアで報告されています12。しかし、低エネルギー電子ビーム露光を使用して均一な接合パターンを達成することは（帯電効果のため）難しいだけでなく、レーザーアニールを使用して均一な接合抵抗を改善することも困難です（光に対する透明性のため）。したがって、高品質の超電導量子プロセッサを開発するには、サファイア上に大規模かつ均一性の高い Al/AlOx/Al 接合の製造プロセスを探索することが重要です。

\) better than 1.7% on 15 mm × 15 mm chips, and \({\upsigma }_{{R}_{\mathrm{N}}}/<{R}_{\mathrm{N}}>\) better than 2.66% on 2 inch wafers, which is the highest uniformity on sapphire substrates has been reported. Furthermore, we find that these junctions exhibit robust stability in resistances, whose resistance increase by 9.73% relative to RN as the temperature decreases from room temperature (300 K) to 4 K, and almost return to their initial values in a reversible process when the temperature rises back. This is consistent with the existing reports16. After being stored in a nitrogen cabinet for 100 days, the resistances of these junctions changed very little. This paves the way for the preparation of nearly 100-qubit superconducting circuit with long qubit coherence time based on sapphire substrates./p>\) is less than 2%. On 2 inch wafers, the \({\upsigma }_{{R}_{\mathrm{N}}}/<{R}_{\mathrm{N}}>\) is less than 3%. In both chip size and wafer scale, the uniformity of these junctions decreases with an increase in the junction area (Fig. 3a,d). This indicates that patterns with a larger scale exposed using low beam energy are more uniform. However, the resistance of the smallest junction size with 130 × 130 nm2 still exhibits a very regular Gaussian distribution relative to the designed junction resistance, as shown in Fig. 3b,e. The spatial distribution of the junction resistances (Fig. 3c,f) shows that the relative resistance deviation is higher on the right side of the chip. This should be due to changes in the evaporation conditions as the deposition angle is changed over the wafer. The effective growth rate and shading effect can affect the grain uniformity, and the deposition angle relative to the sidewall of the resist can affect the junction area. Most of these condition variations should be improved by optimizing the evaporation procedure24./p>\) versus junction areas. The junction areas are 130 nm × 130 nm, 145 nm × 145 nm, 160 nm × 160 nm, 175 nm × 175 nm, 190 nm × 190 nm, 200 nm × 200 nm, and the corresponding SQUID average resistance < \({R}_{\mathrm{N}}\)> are 11.9 kΩ, 9.63 kΩ, 7.79 kΩ, 6.53 kΩ, 5.74 kΩ, 5.09 kΩ. (b), (e) Gaussian distribution of the room temperature resistances of these junctions with junction area of 130 nm × 130 nm. (c), (f) Spatial distribution of the junction resistances with junction area of 130 nm × 130 nm./p>\) values better than 1.7% on a 15 mm × 15 mm chip and better than 2.66% on a 2 inch wafer. To achieve this, a 20 nm Al layer was used as a conductive layer to reduce the charging effect during electron beam lithography. Before developing, the main Al conductive layer was removed with a TMAH dilution without attacking the photoresist, and the remaining was removed with deionized water, then the final patterns were defined, which results in sharp photoresist patterns. Then, the ashing process to remove organic residues and the Al evaporation rates related to the roughness of the bottom electrode were optimized. The junctions fabricated by this process also showed good stability. Their resistances increased at a fixed ratio of 9.73% as the temperature decreased from room temperature to 4 K, and almost returned to their initial values in a reversible process when the temperature rose back. This behavior is consistent with the Simmon model and indicates that the barrier layer of these junctions is stable and uniform. Over three months of storage in a nitrogen cabinet, these junctions had an average change in resistance of 1.16%. Our optimized process for fabricating Josephson junctions with high uniformity and stability paves the way for large-scale superconducting quantum chip fabrication on a sapphire substrate./p>